關於reg和＆運算符的Verilog混淆

Question

第一次使用verilog我看到一個例子，這很令人困惑。

reg wrsigbuf, wrsigrise; 

always @(posedge clk) 
begin 
    wrsigbuf <= wrsig; 
    wrsigrise <= (~wrsigbuf) & wrsig; 
end 

我的問題是：

1. 沒有wrsigrise曾經得到在這種情況下高。
2. 運營商&有什麼用，是不是都是~wrsigbuf和wrsig都高到把wrsigrise這麼高？只要wrsigbuf高，~wrsigbuf永遠不會高，對吧？

Answer 1

好吧，我可能只是回答這個自己

「wrsigrise」將成爲1爲成爲從0到1「wrsig」，而在其前一期「wrsigbuf」仍然由「wrsig」作爲分配0