非特定`包含文件名 - 系統Verilog編譯器指令

Question

我想使用`include指令調用非特定文件名。例如， 在某個其他目錄中有這個文件名稱「name_defines.svh」。由於的 「name_defines.svh」 變 「名」（也可以是如a_defines.svh，b_defines.svh ..等），是可能的，如果我只是用

`include "_defines.svh" 

或

`include "*_defines.svh" 

從而使系統的Verilog編譯器發現的文件名，包括它在我目前的.sv文件，就如同我用

`include "name_defines.svh" 

PS - 假設工作目錄中沒有其他文件具有結尾的「_defines.svh」措辭，並且僅對「name_defines.svh」唯一

Answer 1

SystemVerilog沒有這樣的機制。通配符文件匹配是您從中運行仿真的shell的一項功能。

如果只有一個文件要包含在當前工作目錄中，則它應該具有相同的名稱。或者，您的調用腳本可以放置從特定名稱到通用名稱的鏈接。另一種選擇是使用宏命令行上定義的文件名

+define+FILE="name_defines.svh" 

`include `FILE 

請注意，您可能需要逃避取決於你使用的shell命令行上的引號。