VHDL中的案例陳述

Question

使用VHDL編程時，您可以在case語句中使用變量嗎？這個變量將通過的情況下

即

case task is 

when 1 => 

when 2 => 

when number => 

這是一個好修改？

Answer 1

對於模擬或合成？

無論哪種方式，從documentation：

的選擇必須是常數相同離散型作爲表達式的。

使用if來測試number，或者：

if task=number then 
    ... 
else 
    case task is 
    when 1 => ... 
    when 2 => ... 
    when others => ... 
    end case; 
end if; 

或

case task is 
    when 1 => ... 
    when 2 => ... 
    when others => 
    if task=number then 
     ... 
    else 
     ... 
    end if; 
end case; 

您的選擇取決於你是否希望if task=number測試的結果或when ... =>測試的有優先？ （例如，假設無論出於何種原因number=1，你想when 1 =>或if task=number最終提供你的結果？）

在case聲明合成爲一個多路複用器的簡單的情況; if語句作爲比較器和雙輸入多路複用器進行綜合。一個喂入另一個。