Verilog 4位乘法器？

Question

我有關於如何創建一個測試模塊以下Verilog代碼的問題：

module Multiplier_4bit(output [8:0] y, input [3:0] i1, input [3:0] i2); 
assign y=i1*i2; 
endmodule 

我想下面的測試模塊：

module M4_Tester 
reg [3:0] i1; 
reg [3:0] i2; 
wire [9:0] y; 
initial begin 
i1=5; 
i2=3; 
$finish(); 
Multiplier_4bit device1(
    .out(y), 
    .in0(i1), 
    .in1(i2) 
); 

endmodule 

請糾正我，如果我錯了對於英語不好，對不起，因爲我不是母語的人。 在此先感謝。

Answer 1

1. 你不能實例化一個模塊內的開始塊（把乘數某處你initial begin塊之外。

2. 您沒有相應end其關閉initial begin塊。

3. 你仿真將立即終止，因爲在設置值和$finish之間沒有延遲。在模擬結束之前放置一些標稱時間延遲#10 $finish()。

下一次請在詢問之前澄清一下您的問題，併發布您收到的實際錯誤消息。