在Verilog中實現定點乘法

-1

我需要設計一個計算verilog中相關性的系統，我只能使用有限位數的定點計算。所以我需要實現一個定點乘法器，它的位數少於輸入總和（輸入具有相同的長度和小數位數）。在Verilog中實現定點乘法

問題是我不能只是將它們正常地乘以然後減少這些位。那麼有沒有什麼特別的方法可以做到這一點？

如何準確你需要呢？你能不能把你的輸入進行四捨五入，然後用一個定點乘法器把它們相乘？另外，乘法器輸出的寬度應該是兩個輸入的寬度的總和以獲得正確的結果，爲什麼這不適用於您？ – Ari

「關鍵是我不能只是把它們放大，然後減少一些位」爲什麼不呢？ – 2012-06-13 14:56:23

A=B*C工作得很好 - 您必須跟蹤二進制點在整個計算過程中的位置。但是，這只是一個騙局。

如果你希望編譯器做簿記你，利用VHDL和標準（如VHDL-2008）fixed_point package

2012-06-14 10:01:58

回答