Verilog：如何根據genvar i在生成語句中聲明多個reg

Question

我想根據genvar i在生成語句中聲明多個reg。例如，如果genvar i = 10，我想聲明reg_0，reg_1，reg_2 ... reg_9。

我該怎麼做？

Answer 1

我想你必須將它們聲明爲數組。我的Verilog有點生疏，但我認爲像這樣應該工作：

reg [width-1:0] foo [0:i - 1];