如何合成xilinx核心生成器中生成的verilog核心？

Question

我使用coregen開發分頻器核心。以下是我嘗試在設計中使用該分頻器的步驟（不知道它是否正確）： 1）將包裝（core_name.v），.ngc文件和.veo文件複製到主設計文件夾中 2）實例化核心在我的主要verilog模塊使用veo模板：core_name u1（.a（a_p），.b（b_p），.c（c_p），.d（d_p）;每當我需要我的主要verilog模塊 3）`包括「core_name.v」

當我做一個語法檢查，我得到： 「core_name.v」 1號線預計「endmodule」，發現「模塊」

請需要的步驟建議在我的ISE設計中實例化核心併合成它。

謝謝。

Answer 1

我要去假設core_name.v是一個完整的模塊定義，那你已經把``包括「core_name.v」 within another module definition (ie, between模塊and endmodule statements. (I'm thinking this because the verilog parser will want to see an endmodule sometime after a模塊, but instead is seeing another模塊in core_name.v`）。

嘗試把``include`你的模塊定義之外，如

`include "core_name.v" 
module toplevel_module (); 

    core_name U0 (..); 
endmodule 

什麼，而不是我假設你有：

module toplevel_module (); 
`include "core_name.v" 
    core_name U0 (..); 
endmodule