[`something] some_vector;意味着在verilog？

Question

比方說，我有一些定義宏，然後定義了一些其他線。
這是什麼意思？從電線中取出2個LSB意味着什麼？

`define A_DEFINE 32 
// *SOME CODE IN HERE* 
output [`A_DEFINE-1:0] my_out_wire; 
// *MORE CODE HERE* 

我似乎無法找到對此含義的任何解釋。

Answer 1

語法`define A_DEFINE 32聲明瞭一個名爲A_DEFINE的宏。宏可以用於代碼中的文本替換。

語法`A_DEFINE表示展開宏A_DEFINE。這基本上取A_DEFINE的值，並在宏展開的地方進行復制。

預處理器爲您做到這一點。從本質上講，你將得到：

// *SOME CODE IN HERE* 
output [32-1:0] my_out_wire; 
// *MORE CODE HERE* 

如果你需要在你的代碼中有一個可配置的元素，定義是很方便的。這樣，如果你有多個信號應該是一樣寬的，你只需要使用define。如果你需要從32更改爲64，你只需修改定義，就是這樣。

也看看SystemVerilog parameter。這也可能有幫助。