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    使用帶Cyclone V Avalon-MM的dma transfert用於PCIe

    是否有可能通過altera在Qsys（quartus 14.0）中提供的IP核«Cyclone V Avalon-MM for PCIe»進行DMA轉移？ Altera提供了一個名爲«Cyclone V Avalon-MM DMA for PCIe»的ip內核來執行dma transfert。但是這個ip-core不支持1x通道的PCIe Gen1。 「Cyclone V Avalon-MM fo
    dma altera pci-e quartus qsys 2015-02-11

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    不能編譯我的系統中的Qsys

    當試圖根據這份文件 http://www.cs.columbia.edu/~sedwards/classes/2013/4840/lab3.pdf 我得到這個錯誤信息的說明安裝系統： Error: System.nios2_qsys_0: Reset slave sram_0.avalon_slave_0 not connected to instruction_master. Error: S
    fpga altera nios qsys 2013-08-18

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    fpga上的fork連接算法

    我想在fpga中傳輸fork-join問題。 分叉連接的意義在於，將有許多小組件（> 100）訪問內存組件，處理少量循環（〜50）的輸入數據（幾個32位向量），而不需要它們之間的交互，然後返回用於訪問另一個內存的數據。 這聽起來是一種情況，在互連方面，我應該使用傳統的總線解決方案，或者我應該轉向那些在系統級工具（Qsys altera）中提供的基於NoC的結構？
    fpga altera fork-join qsys 2016-05-16

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    生成環路中的Verilog端口

    由於無法避免的原因（Qsys的要求），我有幾個Verilog模塊，這些模塊結束了許多端口，如果打包它們將更容易處理。試圖解釋一下我的意思是，這裏有一個例子： module foo #( COUNT = 4 ) ( //Interface 0 input bar_0, output deadbeef_0, //Interface 1 inp
    verilog quartus qsys 2016-02-14

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    QSys可以通過自定義組件遞歸生成IP嗎？

    我有一個自定義的QSys組件，它實例化了幾個Altera IP。 Altera IP也以.qsys文件的形式出現。是否有可能通過我的自定義組件爲Qsys遞歸併爲我生成實例化的IP？目前，我必須單獨打開每個IP並生成它，只有組件合成正確了嗎？
    fpga altera quartus qsys 2016-04-04

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    如何使用Nios II MMU和Linux啓用SD卡4.9

    我爲Altera DE2-115提取並構建linux-socfpa。我用buildroot和u-boot來構建它。它啓動但沒有文件系統。我有一個SD卡插入FPGA，有什麼方法可以使用SD卡作爲文件系統？ 系統信息： Linux version 4.9.0-00104-g84d4f8a-dirty ([email protected]) (gcc version 6.2.0 (S7 bootcon
    linux-kernel fpga altera nios qsys 2017-04-11
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