＃10 verilog測試平臺的真正含義是什麼？

Question

我是verilog編程新手。所以我試圖探索簡單MUX代碼的含義。在測試臺上，觀察到有多個「＃10」。 這條線的目的是什麼？

另外請解釋定義輸入爲「REG」和輸出的需要簡稱爲「線」

我已經添加了參考快照。

在此先感謝。

的Vt

Answer 1

它執行語句之前增加了10 units of time delay。

@always(clock.posedge) begin 
    #10 
    c = a + b 
end 

上述示例將a和b之後，從10 units of delayposedge of clock