VHDL邊緣檢測

Question

欲檢測所述串行數據信號（DIN）的邊緣。我已經寫下面的代碼在其被成功運行VHDL但具有一個時鐘週期的延遲被檢測的邊緣即改變輸出與在每個邊緣一個clk_50mhz週期延遲產生的。任何人都可以幫助我毫不遲疑地檢測邊緣。謝謝。

process (clk_50mhz) 
begin 
     if clk_50mhz'event and clk_50mhz = '1' then 
      if (rst = '0') then 
       shift_reg <= (others => '0'); 
      else 
       shift_reg(1) <= shift_reg(0); 
       shift_reg(0) <= din;  
         end if;  
     end if; 
end process; 

    process (clk_50mhz) 
    begin 
     if clk_50mhz'event and clk_50mhz = '1' then 
      if rst = '0' then 
       change <= '0' ; 
      elsif(clk_enable_2mhz = '1') then 
       change <= shift_reg(0) xor shift_reg(1);      
      end if ; 
     end if ; 
    end process ; 

當我改變了我的代碼下面我能夠檢測邊緣

process (clk_50mhz) 
begin 
    if clk_50mhz'event and clk_50mhz = '1' then 
     if (RST = '0') then 
      shift_reg <= (others=>'0'); 
     else 
      shift_reg(1) <= shift_reg(0); 
      shift_reg(0) <= din;  
    end if;  
    end if; 
end process; 

change <= shift_reg(1) xor din; 

Answer 1

我發現正是你需要的。

也許你應該尋找多一點：http://fpgacenter.com/examples/basic/edge_detector.php。

編輯：

在這裏你去

library ieee; 
use ieee.std_logic_1164.all; 

entity double_edge_detector is 
    port ( 
     clk_50mhz : in std_logic; 
     rst   : in std_logic; 
     din   : in std_logic; 
     change  : out std_logic 
    ); 
end double_edge_detector; 

architecture bhv of double_edge_detector is 

signal din_delayed1 :std_logic; 

begin 
    process(clk_50mhz) 
    begin 
     if rising_edge(clk_50mhz) then 
      if rst = '1' then 
       din_delayed1 <= '0'; 
      else 
       din_delayed1 <= din; 
      end if; 
     end if; 

    end process; 

    change <= (din_delayed1 xor din); --rising or falling edge (0 -> 1 xor 1 -> 0) 


end bhv; 

Answer 2

你必須使用一個組合過程中檢測的差異，而不會產生額外的時鐘週期延遲。 （您仍然需要一個寄存器來延遲輸入。）

DELAY: process(clk_50mhz) 
begin 
    if clk_50mhz'event and clk_50mhz = '1' then 
     din_reg <= din; 
    end if; 
end process; 

change <= din xor din_reg;