Verilog的計數器實現意外的行爲

Question

我做的Verilog的計數器，並在硬件中實現它。但我無法解釋行爲的代碼是：

module clock_test(clk_in,led,rst); 
input wire clk_in; 
input wire rst; 
output wire [7:0] led; 

reg [23:0] counter = 24'b0; 

assign led = counter[23:16]; 

always @(posedge clk_int) begin 
    if(rst) begin 
    counter <= 0; 
    end 
else begin 
    counter <= counter +1; 
    end 
end 
endmodule // clock_test 

在硬件上，當我打rst，LED的凍結在它被計數點。它並不完全是零。斷言rst，並且您可以看到除零之外的一些隨機模式，除非我發佈rst，否則這些隨機模式不會更改。

我的問題是：當if(rst) begin塊執行時，counter設置爲0.由於LED從counter分配爲組合邏輯，應該不會立即反映嗎？

Answer 1

既然你有一個同步復位復位值復位後斷言不會生效，直到下一個時鐘邊沿。

當斷言復位這是否也停止時鐘？這似乎是最可能的原因，否則你的代碼看起來是正確的（除了Greg提到的語法錯誤）。

Answer 2

它看起來像CLK是typod，這是一個同步復位，而不是異步。

試試這個：

module clock_test(
    input  clk_in, 
    input  rst, 
    output [7:0] led 
); 

reg [23:0] counter; 

assign led = counter[23:16]; 

always @(posedge clk_in or posedge rst) begin 
    if(rst) begin 
    counter <= 0; 
    end 
    else begin 
    counter <= counter +1; 
    end 
end 
endmodule // clock_test 

注意：您使用的是高有效復位（1意味着復位）。如果您實際使用低電平有效（0復位），則需要更改以下內容：

always @(posedge clk_in or negedge rst) begin 
    if(~rst) begin 
    counter <= 0;