如何做一個VHDL「typedef」

Question

我想「創建」類型「my_type」，這是一個std_logic_vector（...），就像這個C/VHDL僞代碼： typedef std_logic_vector（CONSTANT downto 0）my_type 。

「type」不允許你用std_logic_vector（...）來做，只能用數組，而「別名」只使用有效類型，你不能用它創建一個類型。

那麼該怎麼做呢？

Answer 1

你需要亞型

subtype foo is std_logic_vector(7 downto 0);