我的ALU在Verilog中的困難

所以我在設計一個verilog中的ALU，而我正在學習它。我想出了下面的代碼：測試平臺：我的ALU在Verilog中的困難

module ALUtb; 

reg clock = 1'b0; 

reg [0:7] val1; 
reg [0:7] val2; 

initial begin 
val1 = 8'b01010100; 
val2 = 8'b10101000; 

#50 $finish; 

end 
ALU piet(val1, val2,, clock); 

always begin 
    #5 clock = ~clock 
; 
end 

    endmodule 

Main code: 

// Code your design here 

    module ALU(
    a1, a2, out, clock 
    ); 

    output [0:7] out; 
    input [0:7] a1; 
    input [0:7] a2; 
    input clock; 

    wire clock; 
    reg out; 
    wire co; 
    wire a1, a2; 

    wire [0:7] poep; 

    initial begin 
    $monitor("Out=%d, co=%d, a=%d, a2=%d, poep=%d, clock=%d", out, co, a1, a2,  poep, clock); 

    end 

    always @ (posedge clock) begin 

    out <= poep; 

    end 

    adder addy(.output_byte(poep), .co(co), .a1(a1), .a2(a2), .clock(clock)); 

endmodule 

module adder(
    output_byte, co, a1, a2, clock 
); 
    initial begin 
    output_byte = 8'b00000011; 
    end 
    input [0:7] a1; 
    input [0:7] a2; 
    input clock; 

    output [0:7] output_byte; 
    output output_bit; 

    output co; 

    wire c1; 
    reg b1, b2; 
    reg [0:7] output_byte; 
    wire output_bit; 

    integer i; 

    always @ (posedge clock) begin 
    for(i = 0; i < 8; i = i + 1) begin 

     b1 = (a1[i] & (1 << i)); 
     b2 = (a2[i] & (1 << i)); 

     #1 output_byte[i] = output_bit; 
    end 
    end 

bitadder b_adder(.out(output_bit), .co(), .a1(b1), .a2(b2), .c1(c1)); 

endmodule 

// Deze module is een 1-bits adder. 
module bitadder(out, co, a1, a2, c1); 

    output out, co; 
    input a1, a2, c1; 

    wire out, co; 

    wire a1; 
    wire a2; 
    wire c1; 

    assign {co, out} = a1 + a2 + c1; 

endmodule

所以我得到的輸出：

Out= x, co=z, a= 84, a2=168, poep= 3, clock=0 
Out= 3, co=z, a= 84, a2=168, poep= x, clock=1 
Out= 3, co=z, a= 84, a2=168, poep= x, clock=0 
Out= x, co=z, a= 84, a2=168, poep= x, clock=1 
Out= x, co=z, a= 84, a2=168, poep= x, clock=0 
Out= x, co=z, a= 84, a2=168, poep= x, clock=1 
Out= x, co=z, a= 84, a2=168, poep= x, clock=0 
Out= x, co=z, a= 84, a2=168, poep= x, clock=1 
Out= x, co=z, a= 84, a2=168, poep= x, clock=0 
Out= x, co=z, a= 84, a2=168, poep= x, clock=1 
Out= x, co=z, a= 84, a2=168, poep= x, clock=0

正如你可以看到這只是一個8位加法器。因爲即使這樣也行不通，我們還沒有進行。我的具體問題是：爲什麼輸出不正常變化？ Poep就像是實際輸出的緩衝區。 co是進位位，a是第一個數字，a2是第二個數字，c1是進位位，其餘的應該說明它自己。爲什麼我的輸出未定義？

任何幫助將不勝感激！

在此先感謝！

來源

2016-11-29 NigletDiglet

'＃1 output_byte [i] = output_bit;'不可合成。你甚至不需要'adder'中的'always'塊，你需要連接8個'bitadder' – Greg

那麼，因爲你在每個時鐘週期將它分配給值未定義的導線。如果你希望成爲一個緩衝區，使它成爲reg，而不是連線。電線不保存數據。

來源

2016-11-29 08:43:31

我的ALU在Verilog中的困難

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