alu

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    VHDL shift_left操作出現錯誤

    我一直在尋找這一段時間，並沒有能夠在網上覆制任何發佈的解決方案，所以我希望你們中有些人能幫助我。 我正在創建一個ALU。我有兩個32位輸入和一個32位輸出以及一個5位shamt和一個4位控制信號。我的代碼如下，錯誤位置評論。 library ieee; use ieee.std_logic_1164.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; use ieee
    vhdl bit-shift alu 2017-03-29

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    ALU設計錯誤

    我想在VHDL中設計一個8位Alu，但是我得到這個錯誤，我認爲這與我的輸入被聲明爲bit_vectors的事實有關。真的嗎？ ** Error: C:/Programs/Modeltech_pe_edu_10.4a/examples/alu.vhdl(19): No feasible entries for infix operator "+". ** Error: C:/Programs/Mo
    vhdl bit modelsim alu 2016-11-09

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    的ALU用Verilog，沒有輸出的同時模擬

    我寫一個簡單的ALU的Verilog這樣的： input [15:0] in; output reg [15:0] out; reg [15:0] r [0:7]; reg [3:0] opcode; reg [3:0] outreg; reg [3:0] var1, var2; reg [15:0] a1, a2; parameter STO = 4'b0000; param
    verilog modelsim alu 2016-09-23

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    Logisim ALU紅線 - 不理解原因和如何修復

    我正在開發一個項目，我需要爲MIPS的特定指令子集創建自己的CPU。我承認我認爲我理解了單週期數據通路直到這個項目。所以請原諒我的困惑。 我的問題是與我的ALU。 ALU Opcode是一個4位數字，SubOp是一個單位值。當我嘗試測試我的ALU時，我輸出的所有行都是紅色的。我不確定爲什麼。如果我刪除NOR Gate的輸出，所有其他線路將變黑。然後當我將Opcode（圖像左下方）從AND門（0x0
    assembly alu 2017-04-19

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    MIPS硬件乘法ALU

    有人能指出我做錯了什麼嗎？ 對於乘數的每個最右邊位，如果遇到一個乘數，我在乘積的左邊添加被乘數。 您的幫助表示讚賞。
    assembly mips multiplication alu 2016-10-03

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    用於ALU的Verilog HDL行爲編碼調用模塊

    這是我第一次使用verilog hdl進行編程，並且無法弄清楚我的代碼出了什麼問題。我需要在行爲代碼中設計一個簡單的ALU。 到目前爲止，我已經創建了一個減法器和加法器模塊（我需要添加更多的模塊，但是我希望在添加其他模塊之前讓這些模塊在ALU模塊中工作）。 我有單獨的.V文件以下模塊在同一個項目（很肯定這是一種行爲？）： module adder3bit(sum, co, a, b); para
    overflow verilog hdl alu 2016-10-06

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    用來選擇VHDL程序以執行

    library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; use ieee.numeric_bit.all; use ieee.numeric_std.all; entity multiplexer is port ( A,
    vhdl alu 2017-04-26

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    我的ALU在Verilog中的困難

    所以我在設計一個verilog中的ALU，而我正在學習它。我想出了下面的代碼： 測試平臺： module ALUtb; reg clock = 1'b0; reg [0:7] val1; reg [0:7] val2; initial begin val1 = 8'b01010100; val2 = 8'b10101000; #50 $finish; end ALU p
    verilog fpga alu 2016-11-29

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    爲什麼COUT僅被佔加入期間和不減法在我的加法器/減法器（Verilog的）

    這是我的代碼：當所述操作碼的第一個比特是0，執行 module Adder_8b_df (A, B, opcode, S, Cout); input [7:0] A, B; input [3:0] opcode; output [7:0] S; output Cout; wire [8:0] tmp; assign tmp = (opcode[0] == 0) ? (A +
    verilog alu 2016-10-15

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    在Verilog中將ALU 1位轉換爲ALU 8位

    以下是我的1位ALU，經驗證可以正常工作。現在我想將這個1位aLU用於8位alu，它需要通過一個測試平臺。到目前爲止，我編譯了一個8位的ALU代碼，但它似乎沒有工作。任何幫助？ module ALUSlice(A,B,CI,M,S,F,CO); //Code for 1-bit input A,B,CI,M,S; output F,CO; wire [3:0] TF; wire [3:0]
    verilog alu 2017-08-19
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