VHDL - 與特定端口總線接口上

Question

我有一個公交車：

A(7 downto 0) 

，我創建在7,6和0與它連接的部件，有沒有爲我創造一個方法a

std_logic_vector(7,6,0)? 

只是爲了保持與公共汽車A（）上的引腳一致？ 我敢肯定，我可以這樣做：

std_logic_vector(2 downto 0) -- or maybe even 
    ASeven, Asix, Azero : in std_logic; 

，並相應地分配引腳，但它會是參考等（我認爲）漂亮很多，如果我可以創建一個載體。

在此先感謝！ :)

Answer 1

你不能。要麼發出一個信號x（7 downto 0）並忽略備用信號（無論如何，編譯器/合成器會這樣做），或者您可以在端口映射中使用適當的賦值，如
port map(
myoutport(0) => aZero,
...
或其他。一般來說，使用第一個變體，因爲它更一致。