如何將輸入信號更改爲systemverilog中的參數？

Question

我有一個輸入邏輯序列，我想將其轉換爲一個參數，以便將其添加到我的程序中的其他地方。

例如，

module myModule(input logic[7:0] SW, output logic[7:0] LEDR); 

    parameter shift = SW; 
    assign LEDR = SW[shift + 1: shift]; 

endmodule 

我知道這不是正確的語法，我只是想獲得的主要思想。

Answer 1

您無法將變量轉換爲參數。詳細說明後，參數的值將被鎖定。一個變量在模擬之前不會有值。

部分選擇（有時稱爲範圍切片）應該做你所需要的。有關更多信息，請參閱 Indexing vectors and arrays with +:。

具有SW切片本身並意義，因爲所得到的值將總是0。這裏是更好的例子：

module myModule(input [8:0] IN, input [2:0] SW, output [1:0] LEDR); 
    assign LEDR = IN[SW +: 2]; 
endmodule 

Answer 2

參數按定義編譯時間常數。這意味着您不能根據可隨時間變化的表達式來更改其值。

你可以做的是改變你的模型，所以它不需要參數。例如，您可以將代碼編寫爲

module myModule(input logic[7:0] SW, output logic[7:0] LEDR); 
    assign LEDR = SW[SW +: 2]; 
endmodule