我必須爲1 mealy fsm寫一個verilog程序。有很多技術來編寫它。我會告訴你1,我想知道,如果它太(沒有必要提及其他技術,只是說如果工作或不爲什麼!)這就是:帶1個模塊的Verilog Mealy FSM
module MealyFsm(out,in,clk,rst);
output out;
input in,clk,rst;
reg [1:0] q;
always @(posedge clk or negedge rst) begin
if (~rst)
q<=2'b00;
else
begin
q[0]<=~q[0] & q[1] & x | ~q[0] & x | q[1] & x;
q[1]<= q[1] & ~q[0] & ~x | ~q[1] & q[0] | q[0] & ~x;
end
end
assign y = ~x & q[0] & ~q[1];
endmodule
PS。林感興趣的只是這種技術,如果其錯誤的。請告訴我,什麼是錯,以解決它
請使用模擬器來調試您的程序。 – Tim
以及即時通訊在fsm的理論視角中使用verilog ..我不需要回答作弊行爲或類似的東西..我可以用其他技術很容易地重寫它。我只是好奇這一個,我無法找到有關Verilog教程,數字設計書或互聯網例子的相關內容。如果你可以asnwer我的問題.. PS即時通訊工作網咖,我不能下載編譯器和模擬器.. – user2040678