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據我所知,不建議混合阻塞和非阻塞。但如果確實存在,a,b,c的值是什麼?a,b,c的值是什麼?
module TB;
reg a, b, c;
initial begin
a = 3;
b = 4;
$display ("a = %d, b = %d, c=%d\n", a, b, c);
c <= a + b;
$display ("a = %d, b = %d, c=%d\n", a, b, c);
a <= 10;
b <= 2;
c = a + b;
$display ("a = %d, b = %d, c=%d\n", a, b, c);
end
endmodule
當你試圖模擬這段代碼時,你是否得到意想不到的結果?有一些免費的SystemVerilog在線模擬器,如[EDA遊樂場](https://www.edaplayground.com/),您應該可以使用它。 – AndresM
你應該能夠從程序的輸出中回答你的問題。只是模擬它。 – Serge