添加歪斜以改善時序

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2015-05-24 73 views 0 likes

我想改善我的設計的工作頻率。在寄存器中進行時序分析我注意到組合元素有很多延遲。這影響了電路的時序，觀察到的鬆弛約爲-0.3ns，我想知道是否可以向目標寄存器添加大約3 ns的偏移量（例如引入延遲或在時鐘樹中添加緩衝區這個節點）。如果可以這樣做，我想命令我應該在synopsys中使用這個。添加歪斜以改善時序

謝謝

來源

2015-05-24 Vamsi