asic

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Verilog中的位寬不同

verilog中的{a + b}和(a + b)有何不同。我用模擬做： reg [3:0] a = 4'b0001; reg [3:0] b = 4'b1111; reg [4:0] c = (a + b); give the result c = 5'b1_0000 但 reg [4:0] c = {a + b}; give c = 5'b0_0000; 它意味着（A + B）可以得

verilog fpga asic 2016-09-16

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錯誤：/..integrator.vhd(47）：在「process」附近：（vcom-1576）期望中IF VHDL

我試圖添加兩個寄存器來存儲有符號位的一個3位[FRQ（2 downto 0 ）]和其他7位[PHS（6 downto 0）] ...並且必須在7位寄存器[PHS（6 downto 0）]中存儲這兩個寄存器。預先感謝您的有益姿態。 我得到的錯誤是... >>> 錯誤：/..integrator.vhd(47）：近 「過程」：（VCOM-1576）預計IF VHDL 這裏是我的代碼： library

vhdl synthesis asic 2017-04-17

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SVA物業簡單的波形

波形： - 我做了財產： property p1; a |=> (b == 1)[=2] ##1 (c == 1)[=2] endproperty 但是這家酒店不爲這個波形工作得很好，它不是在「c」之前不能工作3個或更多「b」，並且在第一個「b」之後不能工作於「c」。 我需要一個屬性，只需在「a」信號之後傳遞2個「b's」，並在「2 c's」之後傳遞任意數量的間隙。 感謝您的幫助。

verilog system-verilog verification asic system-verilog-assertions 2016-06-26

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脈衝和電平信號的時鐘域交叉

對於脈衝，我們使用脈衝同步器和電平信號，我們使用雙觸發器同步器，但是如果信號可能是脈衝或電平行爲，該怎麼辦？有什麼辦法可以同步嗎？

verilog cdc asic digital-design 2016-06-28

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查詢IC設計（非FPGA）的VHDL綜合，特別是在變量賦值的情況下

如果對於給定的過程，我聲明一個變量（比如說一個1位變量，variable temp : std_logic;），那麼我可以給變量賦值如果給定條件返回true，即 if (xyz=1) then --Assuming that this condition returns TRUE temp:= '1'; ??這個邏輯是否可以合成爲ASIC？

vhdl synthesis rtl asic soc 2017-04-22

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電路中的傳播延遲

這對於精確的比例延遲更好：香料模擬方法或使用elmores延遲的計算（RC延遲建模）

circuit vlsi asic 2017-08-01

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如何使用post place'n'路徑和/或後綜合模擬跟蹤FPGA/ASIC開發中的錯誤？

我對後期PnR和/或後期合成仿真在FPGA/ASIC開發中的實用性有點困惑。如果綜合或PnR過程在設計流程中成功完成，那麼各自的「後期」仿真是否有可能揭示設計中的錯誤？有人可以舉個例子嗎？

simulation fpga synthesis asic 2017-08-02

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如果信號只在always_ff中的復位邏輯內定義，會發生什麼情況？

比方說，我下面的代碼： always_ff @(posedge clk, negedge rst) begin if (~rst) begin bad_singal <= '0; good_signal <= '0; end else begin // do something // bad_signal is not used

verilog system-verilog asic chip 2017-03-08

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的Verilog [跨模塊解析錯誤]擴展定義時

我已經得到跨模塊的解析錯誤，當編譯器擴展的定義如下： 文件，說path_defines.vh（其中定義是在）： `define apple aaaa.bbbb.cccc.\pie[0] .dddd.eeee 我使用的「\」字符伴有如在2012的Verilog手冊所定義的拖尾「空白」逃脫字符「[」和「]」。 所以當編譯器解析文件（比如如：design.vs）與定義的術語在這裏看到： `apple

compiler-errors verilog system-verilog hdl asic 2017-07-03

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比較仿真性能

其中哪些阻礙的模擬性能在我的測試平臺和爲什麼（尋找從系統的Verilog編譯器的角度來看答案）： task A; wait(dut_if.a==1); . . endtask OR task A; forever @(posedge clk) begin if(dut_if.a==1).. end endtask PS：「 a「是在模擬期間在某個時鐘

verilog system-verilog uvm asic 2016-04-13

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