信號x是一個類型的數組（1到n） - VHDL

我寫的VHDL語言代碼，有件事情我想實現：一個的FSM情況陣列。信號x是一個類型的數組（1到n） - VHDL

所以我寫了如下： type C_state_type是（IDLE_C，X_chk_C，O_chk_C，tmp_draw_C）;
信號cur_st_C，nxt_st_C是C_state_type的陣列（1到n）;

如果能夠以某種方式實現的任何想法？如果是這樣，我應該怎麼改變？因爲modelsim不同意這一點。

謝謝，Amitai

2013-07-05 Amitai weil

你能不能從發佈的的ModelSim消息？以及您正在使用cur_st_C和next_st_C的FSM代碼。 – vermaete

也將數組定義爲TYPE。然後將信號定義爲您的陣列。例如

type C_state_type is (IDLE_C, X_chk_C, O_chk_C, tmp_draw_C); 
type C_state_array is array (1 to n) of C_state_type; 
signal cur_st_C, nxt_st_C: C_state_array;

來源

2013-07-05 08:08:12 baldyHDL

說明：聲明一個信號（或恆定，可變或端口）時，可以僅通過其名稱指定類型或創建即時的子類型。 – wap26

也可以創建一個無約束數組類型，這樣的：「類型C_state_array是C_state_type的陣列（天然範圍<>）;」。 – Passepartout

信號x是一個類型的數組（1到n） - VHDL

回答

相關問題