在Verilog中定義寄存器

在synopsys的採訪中，我曾經是如何在Verilog中定義32位寄存器的。在Verilog中定義寄存器

我回答說：

reg[31:0] reg1;

但面試官說，這是錯誤的。任何人都可以告訴我這個答案嗎？

「註冊」是什麼意思？你是指一個觸發器還是一個reg類型？ – Morgan

不是一個公平的問題。面試官希望你產生一個時鐘記憶元件的行爲模型，但沒有這樣說。您生成了一個「註冊」數據類型的變量聲明。很清楚的是，早在Verilog早期，這實際上意味着與具有內存的東西一樣，即。一個'註冊'。但是，這些年來術語已經發生了變化，並且有很多反向踩踏試圖說明reg並不意味着「註冊」。

2014-01-08 13:31:54 EML

那麼你的意思是說，預計下面的東西？ always @（posedge clk）begin a <= d;結束 – RoyOneMillion

是的，「總是」等。你的第一個答案很有趣，他應該在那時提示你。 'define'這個詞在Verilog中沒有任何具體的含義，但是它在C語言中有。如果Verilog有定義和聲明的概念，那麼你的回答可能是正確的。 – EML

回答