如何爲此編寫代碼？

Question

在Verilog HDL中描述了一個能夠產生大約3Hz的時鐘頻率f 0的硬件。通過將此時鐘連接到LED LD7來驗證您的方法。 我嘗試了很多，但無法獲得正確的輸出。

設備：-Basys2 Spartan3e

Answer 1

我會給步驟（而不是代碼）創建一個時鐘分頻器是什麼您這裏需要。

1. 假設你的時鐘頻率爲f。創建一個計數從1到f/2的計數器。
2. 說你新的分時鐘名稱是clk_new。將此clk_new初始化爲零。
3. 每當計數器值達到其最大值（即f/2）時，切換clk_new。 你可以通過clk_new =〜clk_new來做到這一點; 也將計數器重置爲零，並讓它再次開始計數。

編寫代碼，如果它不工作，發佈在這裏。我們可以幫助。