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    FIFO實現 - VHDL

    我遇到一個更多的困難，同時將fifo代碼實例化到我的頂級模塊。我想從我的串行端口（接收子系統）存儲一些數據集，例如「歡迎來到FPGA的世界」，然後我想要找回它說按下fpga板上的按鈕或FIFO已滿時。我寫了我的fifo代碼和串行通信代碼。想法是從鍵盤 - >接收子系統 - > FIFO - >傳輸子系統 - >超級終端發送的數據。目前我正在使用8位寬的fifo，並說28深，只是爲了存儲一些小數據。
    vhdl fpga fifo spartan 2017-07-04

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    Xilinx浮點內核 - 錯誤的'X'值？

    我試圖使用Xilinx pg060浮點內核。通過查看所提供的圖表，例如上面的時序圖和演示測試平臺（對於像我這樣缺乏經驗的人來說，這非常容易混淆！），我創建了一個簡單的程序，它將兩個數字相乘。 乍一看，我以爲我做了一件非常糟糕的事情，因爲結果充滿了未知的'X'。 但是，按照用戶手冊中推薦的檢查其他許多東西后，我替換的每個「X」與「1」，並發現，這是正確的結果。 這是a）正常的還是b）我誤用了在這個例
    floating-point vhdl multiplication xilinx-ise spartan 2016-04-14

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    從RS232接收數據時，VHDL

    我使用RS232接口的參考分量從https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start和示例代碼是： ------------------------------------------------------------------------- -- main.vhd ------------
    serial-port vhdl xilinx state-machines spartan 2017-05-19

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    如何將兩位BCD碼轉換爲二進制碼？

    我想製作一個基於fpga板的計算器（斯巴達3）。我有以下代碼 module bcd_converter( input [7:0] R, output reg [3:0] Hundreds, output reg [3:0] Tens, output reg [3:0] Ones ); integer i; always @ (R) begin Hundreds = 4'd0
    verilog fpga spartan 2016-04-25

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    我該如何調查Spartan 6 MIG DDR上的校準失敗

    我在某些定製硬件上遇到了Spartan 6（XC6SLX16-2CSG225I）和DDR（IS43R86400D）內存接口問題。我嘗試過使用SP601開發板，並按預期工作。 使用示例項目，當啓用soft_calibration時，它永遠不會完成，並且calib_done保持低位。 如果我禁用校準，我可以盡我所能地完美地寫入內存。但是當我嘗試讀取它時，在Xilinx存儲器控制器停止執行命令之前，我會
    memory fpga calibration spartan 2016-08-04

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    在流水線

    我使用賽靈思，特別是家庭Spartan6 LUT切片下降賽靈思數。我正在嘗試流水線。我已經成功實現了三級管道和四級管道。我注意到一種趨勢，即LUT片數減少，寄存器片數增加，最小時鐘週期減少。現在我明白了爲什麼時鐘週期有所下降，但我不明白的LUT片下降，增加寄存器組。有人可以向我解釋嗎？
    pipeline xilinx xilinx-ise spartan 2016-03-08

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    FPGA：在同一個進程

    使用上升沿和下降沿的邊緣，我一個FPGA & VHDL新手.. 我的開發環境如下。 FPGA：斯巴達6 XC6SLX9 編譯器：ISE 14.04 模擬器：ISIM 我做一個簡單的計數器，但也有一些事情我無法理解。 以下代碼是我寫的。我期望的是w_count在時鐘的每個下降沿增加，當w_count在時鐘的上升沿達到N_data時復位爲0。在編譯過程中沒有問題，仿真也可以按照我的預期進行。但是，當應
    vhdl fpga spartan 2017-04-19

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    賽靈思SDK中的xil_cache錯誤

    我正在開發Digilent Atlys上的一個小項目，並且在生成網表和比特流以及導出到SDK之後，我碰巧遇到一個奇怪的錯誤，其中指出xil_cache.h是不存在任何地方（即使它在那裏）。 我需要提到的是，如果我不添加一箇中斷控制器和一個計時器它的工作，但我真的需要他們。 有沒有人遇到過這個錯誤？ 錯誤消息：下面設置環境變量後 08:24:21 **** Build of configuratio
    fpga xilinx xilinx-ise spartan xilinx-edk 2017-03-02

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    VHDL代碼不在板上工作，但在仿真上工作

    我正在使用vhdl來配置fpga板子的項目斯巴達3E。我必須做的是一個天才謎題，在我的主代碼中有一個狀態機來控制邏輯。 當我使用xilinx模擬器模擬代碼，但是當我將.bit文件運行到FPGA板時，一切正常，會發生什麼情況是序列的第一個指示燈會亮起然後熄滅，這會發生，我點擊右鍵就停止工作，下一個序列從不顯示。 當然有一個deboucing按鈕的問題，這就是我使用一個計數器來防止repic bug系
    vhdl fpga xilinx xilinx-ise spartan 2016-11-27

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    從連接到UART的AXI接收值

    在ISE 14.7上，爲了讓AXI流（具有循環值的ipcore）通過UART輸出，我需要做些什麼？ 我已經正確設置了項目，添加了一個UART並設置了mhs，ucf文件和其餘的富礦，但是我不知道我需要做什麼才能通過AXI輸出AXI UART。 任何想法？
    c fpga uart xilinx-ise spartan 2017-03-13
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