如何在verilog中實現randomize（）？

Question

我有ModelSim，所以我不能在我的代碼中使用隨機數。

我必須在事務類（它擴展uvm_sequence_item）上實現randomize（）。我如何在verilog中做到這一點？

Answer 1

你可以試試$ random。該功能基於verilog，可能在modelsim中起作用。

q = $random(r_seed); 
or 
q = $random(); //seed is optional 

另外獲得之間的隨機值10-110（範圍）

q = {$random} % (110-10+1) + 10; 

，或者嘗試使用

$urandom_range(110,10); 
$urandom(); 

這些都是基本的隨機結構。你將不得不從這些中得出你的約束。