Verilog門定義差異

Question

這是Verilog上的兩種類型的半加器定義。

它們之間有區別嗎？我應該選擇哪一個？爲什麼？

halfAdder1

xor(s,x1,x2); 
and(c,x1,x2); 

halfAdder2

assign s=x1^x2; 
assign c=x1&x2; 

Answer 1

第一個被稱爲結構模型，使用門級原語。 第二個被稱爲RTL模型（Register Transfer Level）。兩種模型都可以完全綜合，並可能生成完全相同的硬件。

表示RTL建模與較高級別的編程語言有點接近，因此對人類而言更具可讀性。此外，它正在抽象出算術/邏輯運算符的大門，使綜合工具能夠更靈活地選擇合適的門。

另一方面，如果您有電路原理圖並希望直接將其轉換爲HDL，則門電平更合適。