cpu-cache

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    的Cortex A53 L1 L2高速緩存信息

    展望Cortex A53，我想弄清楚究竟是什麼： 8-64k I-緩存W /校驗 是什麼意思8-64k？它是8路組合關聯緩存，大小爲64kByte？或者只是說大小在8〜64kByte範圍內 什麼是「w/parity」？ 8-64k d-緩存W/ECC 什麼是 「W/ECC」？ 的關聯的L1和L2高速緩存的（直接映射，2路，4路...等）和尺寸是固定的或Cortex A53是真的取決於顯影劑調整在設
    caching arm microcontroller cpu-cache 2017-04-26

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    在添加二級緩存時計算內存停頓

    我試圖在添加二級緩存時計算每條指令的內存停滯週期。 我有以下給出的值： Direct Mapped cache with 128 blocks 16 KB cache 2ns Cache access time 1Ghz Clock Rate 1 CPI 80 clock cycles Miss Penalty 5% Miss rate 1.8 Memory Accesses per
    cpu-architecture cpu-cache 2017-05-07

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    CPU緩存：兩個地址之間的距離是否需要小於8個字節以獲得緩存優勢？

    這似乎是一個奇怪的問題。 假設緩存行的大小爲64個字節。此外，假設L1，L2，L3具有相同的高速緩存行大小（this帖子稱它是Intel Core i7的情況）。 存儲器上有兩個對象A,B，它們的（物理）地址是N字節。爲簡單起見，我們假設A是高速緩存器邊界上，也就是它的地址是64。 1）如果N < 64的整數倍，當A是由CPU取出，B將被讀入高速緩存，太。因此，如果需要B，並且高速緩存行尚未被驅逐
    caching cpu-architecture cpu-cache 2017-08-16

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    數據結構緩存對齊如何在L1緩存行中失效

    我想了解CPU的L1緩存機制。 讓我們假設CPU有4芯和L1高速緩存行大小是64字節與N個條目使用MESI協議每個核。 因此，一個內存引用被加載與高速緩存行大小（引用是某種類型的數據結構，完全保存64個字節）對齊。 此時，所述核 - 0修改4個字節在該高速緩存行（在偏移0）。 然後，Core-1引用相同的存儲位置。因此，高速緩存一致性協議標識此操作並將Core-0中的高速緩存行復制到Core-1（
    c performance caching cpu-cache 2017-10-08

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    是否可以從一個不同的核心中的L1緩存線協議獲取狀態信息？

    有幾個高速緩存一致性協議在附近，如MSI，MESI，MOSI，MOESI等 讓我們假設這樣的場景：一個CPU包含四核與L1專用高速緩存（L1高速緩存大小在這裏並不重要）。這裏的內存地址是說明性的。 核 - 0請求的存儲器訪問處理0x1111，從而該值將被加載到從主存儲器其L1高速緩存行。 核心-1請求存儲器訪問，以解決0x2222，從而該值將被加載到從主存儲器其L1高速緩存行。 核 - 2請求存儲
    performance memory cpu-cache 2017-10-09

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    多級高速緩存訪​​問時間

    如果有2個高速緩存L1和L2，其中L1是第一級高速緩存，而L2是低級高速緩存。 假設L1有一個失誤，L2有一個命中。 現在，我們是否需要將所需的塊從L2傳送到L1，然後從L1訪問所需的字節，或者我們是否可以直接從L2訪問所需的字節？ 平均存取時間可被給定爲： - H1（T1）+（1-H1）（H2）（T1 + T2），其中 H1：擊中L1高速緩存的比率， T1：的存取時間L1， h2：L2緩存的命中
    memory cpu-architecture cpu-cache multi-level 2017-07-07

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    如果我在_mm_clflushopt（）之後不發出_mm_sfence（）會發生什麼（壞）？

    在釋放內存之前，我正在從CPU高速緩存中清除內存範圍。理想情況下，我想放棄這些緩存行而不將它們保存到內存中。因爲沒有人會使用這些值，並且再次獲得該存儲器範圍的人（在malloc()/new/_mm_malloc()等之後）將首先用新值填充存儲器。由於this question suggests，目前似乎沒有辦法在x86_64上實現理想。 所以我做_mm_clflushopt()。據我所知，在_mm
    c++ concurrency x86-64 cpu-cache memory-fences 2017-09-01

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    如果緩存未命中發生，數據將直接移動到寄存器或首先移動到緩存然後註冊？

    如果緩存未命中發生，數據將被直接從主存儲器移到註冊中，或者數據先移到緩存然後註冊？有直接的方式連接寄存器和主內存嗎？
    cpu cpu-architecture cpu-registers cpu-cache 2017-12-18

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    緩存查找決定是基於虛擬地址還是物理地址

    TLB查找是在虛擬地址還是物理地址上完成的？ 當TLB命中，則意味着虛擬地址到物理的PFN是駐留在高速緩存存儲器或數據駐留在高速緩存存儲器 請提供一些指引從哪裏得到的高速緩衝存儲器詳細瞭解
    system cpu cpu-cache opencpu 2017-07-24

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    緩存讀取系統存儲器VS CPU讀取系統存儲器

    在運行Android/Linux的一個臂的SoC，我觀察到以下： 分配的存儲區域作爲未緩存設備DMA輸入。 DMA完成後，此存儲區的內容被複制到另一個系統存儲區。 爲設備DMA輸入分配一個內存區域爲緩存。 DMA完成後，存儲器範圍無效，然後將該存儲區的內容複製到另一個系統存儲區。 分配的內存區大小約爲2MB，大於緩存大小（L2緩存大小爲256KB）。 方法2是X10大於方法快1 即：方法2的存儲器
    memory arm cpu-architecture cpu-cache 2017-04-26
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