cpu-cache

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    L1/L2/LLC/DRAM中的並行查找？

    這是一個奇怪的問題，但也許有人在這裏知道： 提到英特爾/ AMD最新的處理器， 是否CPU同時查找緩存和DRAM？ 這可能是一種節省週期的好方法（但功耗可能更大）。 任何答案（最好帶有參考）將有所幫助。 謝謝！
    computer-architecture cpu-architecture cpu-cache mmu 2014-07-17

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    已啓用MMU /緩存的ARM Cortex A9序列的SMP引導

    我試圖在啓用MMU /緩存的雙核ARM Cortex A9系統上進行U-boot的SMP引導。我需要初始化的順序。 下面的事情應該如何發生。按什麼順序？ MMU頁表設置 集SMP位（核心0和核心1） 無效緩存（內緩存） 沖洗緩存中（內和圍繞外什麼） 當L2緩存必須啓用？ 當SCU必須啓用？在SMP之前或之後？ 如果有人能列出操作的順序，這將是一個很大的幫助。 在此先感謝
    arm u-boot cpu-cache mmu cortex-a 2014-04-23

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    如何計算3級緩存的有效CPI

    我絕望地停留在作業問題上，我希望能夠幫助您更好地理解它。下面是我得到什麼： CPU底座CPI = 2，時鐘速率= 2GHz的 主緩存，速率小姐/指令= 7％ L-2的高速緩存訪​​問時間= 15ns的 L-2高速緩存的，本地速率小姐/指令= 30％ L-3的高速緩存訪​​問時間= 30ns的 L-3緩存，全球未命中率/指令= 3％，主存儲器存取時間= 150ns的 什麼是有效CPI？ 這是我的理解
    caching architecture cpu-architecture cpu-cache hit 2013-11-25

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    有比cpuid更便宜的序列化指令嗎？

    我已經看到相關的問題，包括here和here，但似乎唯一的序列化提到的指令rdtsc是cpuid。 不幸的是，cpuid把我的系統上大體有1000個週期，因此，如果有人知道更便宜的（週期更少，沒有讀取或寫入到內存）串行指令我想知道？ 我看着iret，但這似乎改變了控制流，這也是不可取的。 其實我已經看了看Alex的答案鏈接有關rstscp的whitespaper，但它說： 的RDTSCP指令等待，
    intel cpu-cache rdtsc 2014-04-24

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    是包含L2還是不包含在i7 CPU 860 @ 2.80GHz？

    我有興趣找到英特爾i7系列（i7 CPU 860 @ 2.80GHz）中二級高速緩存的包容性/獨特性。 在這裏，我找到兩個環節與i7處理器860的CPU細節@ 2.80GHz的和兩者是矛盾的。我很困惑，無法確定二級緩存關於包容性/排他性的本質。 bit-tech說L2是包含性的，而cpu-world表示L2是非包含性的。如果有人提供一些見解或鏈接來幫助我弄清包含/不包含二級緩存的本質，那將是非常棒
    c linux performance-testing cpu-architecture cpu-cache 2014-01-17

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    MSI：爲什麼當其他CPU要覆蓋它時，我們需要寫回線路？

    在這本書中「計算機系統結構」，由軒尼詩/帕特森，第5版，360頁他們描述MSI協議，並寫類似： 如果線路處於狀態「獨家」（修改），然後在從總線上接收到「寫入錯誤」時，當前的CPU 1）將線路寫回總線，然後2）進入「無效」狀態。 爲什麼我們需要回寫該行，如果它將被其他CPU的連續寫入覆蓋？ 它是否與每個CPU應該看到相同的寫入這一事實相關聯？ （但我不明白爲什麼這是一個問題，沒有看到這個特定的其他C
    cpu-architecture cpu-cache 2014-01-17

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    二級高速緩存行未命中數

    我想在計算一個特定程序時計算二級高速緩存未命中總數。是否有任何方法可以在二級高速緩存中找到高速緩存未命中？ 我知道了，Core i7 CPU的性能計數器事件類型「L2_LINES_OUT」可用於Counts L2緩存行被驅逐，但不知道如何使用它？ 我使用的是linux和Intel i7 IvyBridge機器。 任何指針或鏈接將不勝感激。
    c linux performance-testing cpu-architecture cpu-cache 2014-01-19

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    數據緩存和指令緩存是什麼意思？

    從here： 指令和數據具有不同的訪問模式，並獲得 的存儲器的不同區域。因此，對於 指令和數據具有相同的高速緩存可能並不總是成功。 因此，擁有兩個高速緩存很常見：一個指令高速緩存， 只存儲指令，以及一個只存儲數據的數據高速緩存。 知道指令和數據之間的區別很直觀，但現在我不能確定在這種情況下的區別嗎？什麼構成數據並被放入數據高速緩存以及構成指令並放入指令高速緩存中？ 我知道ARM程序集。是否需要ST
    assembly arm cpu-architecture cpu-cache 2014-03-14

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    Cortex-A9 Cache奇偶校驗

    我使用基於cortex-a9的設計（Altera Cyclon-V）和pl310 l2緩存控制器。 當我在PL310 AUX寄存器中啓用「奇偶校驗已啓用」時，出現故障（指示緩存奇偶校驗問題的中斷）。 當我保持奇偶校驗禁用（默認值）系統運行正常時，沒有錯誤\中止不良數據。 任何想法爲什麼會發生這種情況？
    arm cpu-cache altera parity 2014-01-23

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    最後使用的高速緩存行與不同的高速緩存行

    假設高速緩存行的寬度爲64字節，並且我有兩個數組a和b，它們填充高速緩存行並且也與高速緩存行對齊。我們還假設這兩個數組都在L1緩存中，所以當我從他們那裏讀取時，我沒有發現緩存未命中。 float a[16]; //64 byte aligned e.g. with __attribute__((aligned (64))) float b[16]; //64 byte aligned 我讀a
    c performance optimization x86 cpu-cache 2013-12-11
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