在verilog中移位輸入位

Question

我有一個4位輸入A，我想要左右移位。我想知道是否可以只移動輸入，而不是將移位值賦值給輸出。例如我可以做B = A < < 1但我不想創建一個新的變量。 輸入本身可以移動，所以我可以顯示它，一旦我模擬它？

Answer 1

您將無法輸入值從模塊內部發生變化，但是當你在水平連接到端口上面可以接班：

module foo (A); 

    input [3:0] A; 

endmodule 

module tb; 

    wire [3:0] signal = 4'b0101; 
    foo u_foo (.A(signal << 1)); 

endmodule