以verilog連接輸入

Question

在我的模塊中，我輸入兩個8位數據。

mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS) 

現在我想創建一個容器，將保持兩個輸入，我的意思是我想要加入他們在一個單一的。我想要做這樣的事情：

reg [15:0] JOIN = AS_1 and AS_2 ---> all their bits should be arranged in a single container 

但我不知道它是否應該是一個reg型或絲或別的東西，因爲我需要進行其他操作與JOIN

任何幫助，建議或建議將高度讚賞！

Answer 1

它可以是已註冊或線，你將它們分配略有不同，但結果是一樣的：

wire [15:0] join; 
assign join = {AS_1, AS_2}; //concatenation operator 

或：

reg [15:0] join; 
always @* begin 
    join = {AS_1, AS_2}; 
end 

在這兩種情況下，你可以使用join的值完全一樣。