的Verilog：接口模塊輸入具有reg

Question

在以下代碼：

wire a; 
reg b; 
assign a = b; 
ModuleName foo(a, other wire inputs, ... , wire outputs); 

假設它們是頂層模塊的一部分。

我想運行一個always @模塊，但是改變了在這個模塊中實例化的模塊的輸入。

always@(*) b = c^d; //Some Logic 

事情是，他們是電線，不能在總是@塊的LHS。我可以更改b，並期望在a中看到它們，即Module foo的輸入。

Answer 1

是的。每當你改變b時，a也會改變。這就是assign聲明所做的。請記住這是硬件。聲明

assign a = b; 

手段的車程wirea與任何價值regb對所有的時間「。