Verilog中的輸出的Oring

Question

我已經生成了具有m[0:14]輸出的生成的15個模塊。我想or他們在一起。這會工作嗎？

if (m == 1)begin 
result = 1; 
end 

或者，如果沒有，那麼是什麼做的最佳途徑。

Answer 1

assign result = |m;應該工作。 |是一個一元還原，或者是所有的m位一起。

你有什麼將不會工作，因爲它會比較m到'd1，如果是000000000000001，這將是真實的。

Answer 2

您正在尋找verilog中的縮減操作。

(|m) = m[1] | m[2] | m[3] ... 

http://www.ee.ed.ac.uk/~gerard/Teach/Verilog/manual/Operators/reduction.html

Answer 3

注意，這也將工作：

if (m) result = 1; 

由於|m被隱式執行值轉換爲布爾