使用BUFIO和BUFG實現時鐘區域

Question

我需要在Virtex 6中實現一個源同步接收器，該接收器從高速ADC接收數據和時鐘。 對於SERDES模塊，我需要兩個時鐘，基本上是輸入時鐘，由BUFIO和BUFR緩衝（推薦）。我希望我的照片能夠讓情況變得清晰。

Clock distribution

我的問題是，我有一些IOB的，不能由BUFIO，因爲它們是在不同的，不相鄰時鐘區域到達。 一位朋友推薦使用MMCM並將輸出連接到可以連接所有IOB的BUFG。 這是個好主意嗎？無法將我的LVDS時鐘緩衝器直接連接到BUFG，而不使用MMCM？我有關FPGA架構和時鐘區域的知識仍然非常有限，所以如果任何人有一些好的想法，明智的話或者可能已經找出了過去類似問題的解決方案，那將是非常好的。

Answer 1

對於外部輸入來說，使用MMCM是很常見的，如果只是爲了清理信號並實現其他一些很好的功能（如四倍數據速率採樣的90/180/270度相移）。

在7系列中，他們引入了多區域時鐘緩衝區（BUFMR），這可能對您有所幫助。賽靈思公司發佈了一個很好的答案記錄，其中使用的時鐘緩衝器有：7 Series FPGA Design Assistant - Details on using different clocking buffers

我認爲你的朋友的建議是正確的。

另請查閱本應用筆記中的一些建議：LVDS Source Synchronous 7:1 Serialization and Deserialization Using Clock Multiplication