我是Verilog HDL的新手,我的第一個項目是使用一組寄存器實現一個簡單的秒錶計數器。我正在使用Altera Quartus。編譯Quartus中的Verilog代碼
當我嘗試編譯下面的代碼時,我不斷收到每個和每個寄存器的錯誤。錯誤消息之一是這樣的:
錯誤(10028):無法解析淨 「SEC0 [3]」 在test_interface.v(127)
任何人都可以幫助多個恆定的驅動程序?代碼在Modelsim中模擬得很好。
這裏的代碼是造成問題的片段:
多always
塊
always @ (posedge clk)
if (qsoutput == 1)
sec0 = sec0 + 1;
else if (sec0 == 4'b1010) begin
sec1 = sec1 + 1;
sec0 = 4'b0000;
end else if (sec1 == 4'b0110) begin
min0 = min0 + 1;
sec1 = 4'b0000;
end else if (min0 == 4'b1010) begin
min1 = min1 + 1;
min0 = 4'b0000;
end else if (min1 == 4'b0110) begin
sec0 = 4'b0000;
sec1 = 4'b0000;
min0 = 4'b0000;
min1 = 4'b0000;
end
我真的沒有看到這段代碼有什麼問題。你可以發佈'test_interface.v'的全部內容,同時記下哪些是第127行?你還可以發佈整個編譯錯誤列表嗎? – Tim
實際上,我得到了每行代碼的多個錯誤,而不僅僅是127.它繼續像這樣:錯誤(10028):在test_interface.v處無法解析網絡「sec0 [3]」的多個常量驅動程序 - 錯誤(10028):無法解析test_interface.v等網絡上的「sec1 [3]」等多個常量驅動程序 – user2707696
瞭解,但我們需要您提供更多信息。如果你想讓我看得更遠,請張貼我要求的兩件事。您可以選擇編輯將其添加到帖子的底部。 – Tim