在Quartus II中生成合成後的verilog模型

我有Xilinx背景，現在我碰巧在Altera器件上寫了一些代碼。我有一個關於生成綜合後模型的問題（也適用於post-fit）。在Xilinx上，我有netget，它能夠生成我的設計的verilog或vhdl後綜合模型，我可以在iverilog編譯器中自由使用該模型。我quartus ii我發現quartus_eda工具，但我不能執行我想要的，我可以生成*.vo文件看起來不錯，但我無法找到庫，以涵蓋那裏使用的元素。我正在使用--tool=modelsim。我應該在哪裏照顧他們？在Quartus II中生成合成後的verilog模型

來源

2015-09-28 mucka

請參閱ModelSim-Altera Precompiled Libraries，用於在ModelSim仿真中預編譯Altera器件庫。

Preparing for EDA Simulation也可能有幫助。

但是，您可能會重新考慮進行合成後/擬合仿真，因爲RTL級別的功能仿真與靜態時序分析（STA）結合可能是一種替代方法。如果目的是通過適配後仿真來驗證時序，那麼請注意，Altera顯然正在放棄對此的支持，因爲標準延遲格式輸出文件（.sdo）文件中的時序信息不是針對例如後適合的仿真信息而生成的。 Cyclone V器件。

來源

2015-09-28 17:11:59

我在找的是'quartus/eda/sim_lib'，應該現在就完成這項工作。我發現這要感謝您提供的鏈接，所以我將其標記爲解決方案。我不明白爲什麼我以前找不到這個目錄。我理解STA，但現在我需要確保合成和擬合過程能夠產生結果，因爲我期望所以我需要原始模擬模型。 – mucka

如果目的是檢查生成的網表是否與源RTL匹配，那麼等值檢查器將完成一項徹底的工作，並且可以避免爲刺激編寫測試平臺。 –

在Quartus II中生成合成後的verilog模型

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