Quartus II - Verilog Flip Flop ModelSim Error

Question

我在Verilog中編寫了一個簡單的觸發器模塊，我試圖編寫一個頂級模塊來實例化我的觸發器模塊並在ModelSim中進行模擬。

這裏是我的代碼如下，

module flipflop(clck,D,Q); 
    input clck,D; 
    output Q; 

    wire R,S,S_g,R_g,Qa,Qb; 

    assign R = ~D; 
    assign S = D; 

    nand(S_g,S,clck); 
    nand(R_g,R,clck); 
    nand(Qa,S_g,Qb); 
    nand(Qb,R_g,Qa); 

    assign Q = Qa; 
endmodule 

module TopLevel(); 
    reg clck; 
    reg Q; 
    wire D; 

    flipflop p1(clck,D,Q); 

    always begin 
    #5 clck <=1; 
    #5 clck <=0; 
    end 
endmodule 

當我編譯這段代碼運行良好，但是當我試着模擬它，我得到以下錯誤：

# ** Error: (vsim-3053) C:/altera/13.1/FlipFlopsProjects/flipflop.v(30): Illegal output or inout port connection for "port 'Q'". 

任何意見或想法？

Answer 1

在頂模塊，Q需要的是寄存器和d需要的是電線。

Answer 2

錯誤是在輸入爲頂級模塊聲明...他們需要的是電線，沒有暫存器