陣列在VHDL

Question

參數化元素在VHDL中有可能的方式來創建參數化的範圍陣列型：

type t_array_type is array (natural range <>) of std_logic_vector(7 downto 0)

現在，是有可能創建參數化元素的數組？即有一個數組類型，在實例化一個信號時，可以定義一個範圍std_logic_vector？不需要爲每個std_logic_vector範圍聲明單獨的數組類型。

Answer 1

好吧，我找到了。聲明類型：

type t_array_type is array (natural range <>) of std_logic_vector;

然後實例爲：

signal t_array_type(23 downto 0)(7 downto 0);