的Verilog：註冊未聲明

Question

這裏是REG分配

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter 

的聲明，但是在模塊的最後一行我得到這個錯誤在那裏它指向相同的REG分配。

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared. 

誰能幫我這個，因爲我使用Verilog整個過程僅僅是一本書:(

Answer 1

用Verilog，你只能一個值always或initial塊分配給reg你」以前也得到了位範圍從你上車名的反面剝離比特RGB總線。

reg [5:0] r; 
always @(RGB) begin 
    r = {bi7, RGB[15:11]}; 
end 

注意用Verilog，參數的名稱，如在你的代碼bi7，通常定義並以大寫形式書寫，以便於挑選。