alu

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何時打破VHDL？

雖然我在寫作方面有點精通VHDL還有一個比較基本的問題需要回答：什麼時候打破VHDL？ 一個基本的例子：假設我在設計一個8位ALU的VHDL，我有幾個VHDL實現的選項。 簡單地將整個ALU設計爲一個實體。具有實體中所需的所有I/O（可以由於IEEE_STD_ARITHMETIC庫而完成）。 - 或 - 打破ALU下降到其後續塊，說一個先行進位加法器和一些多路複用器。 - 或 - 打破下來進一步成

vhdl alu 2013-12-21

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左移2的補碼和乘法

我正在實現一個簡單的（虛擬）ALU和一些其他芯片（加法器，乘法器等）。 我對我的數字使用2的補碼錶示法。 對於x和y的乘法，兩個16位數字，我想我使用左移沿着這些線（這是不實際的環路進行當然）： 集總結[0..15] = 0 組x'= X 對於i = 0 ... 15 //（Y [0]是LSB和y [15]是MSB） 如果y [i] = 1並且移位x'離開，則將x'加和。 （這是標準的方式？） 我

boolean-logic alu chip 2014-02-21

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在VHDL ALU合成過程中進行輸出問題

我正在嘗試構建和綜合VHDL中的ALU，但是一旦合成就會出現問題。 我希望我的ALU有一個操作碼，用於添加我的兩個N位輸入和一個可以通過輸入或前面計算的總和設置的進位。 我感興趣的代碼的部分如下： process (a, b, op) -- a and b are n bits input en op is the op-code case op is when "011"

compiler-construction vhdl addition synthesis alu 2013-09-26

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如何在ALU中實現1位slt操作？ （MIPS）

這是一項家庭作業，所以我不是在尋找答案，而是尋求指導。指令說：「你將如何在ALU中實現1位slt操作？只用AND，OR和NOT來描述你的解決方案。不需要繪製邏輯門，只需清楚地描述所有可能的輸入過程，預期的輸出和表示SLT的邏輯表達式。「 到目前爲止... 我想有A和B作爲32位輸入到ALU的。我也在考慮採用B的二進制補碼。然後，我會將A和B加在一起。如果輸出不是負數，則返回0.在我看來，這聽起來像

assembly logic mips alu 2014-02-25

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連續分配verilog

- 使用Modelsim 10.2d以verilog編寫此代碼。下面的錯誤表明{cout，l3}賦值存在一些問題。 module alu(a,b,bin,cin,op,cout,res); input [31:0] a,b; input [1:0] op; input bin,cin; reg [31:0] l1,l2,l3; output cout; output [31:0] re

variable-assignment verilog system-verilog alu 2014-04-21

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設計一個16位ALU

我正在設計一個操作很少的16位ALU。我有一個語法錯誤，「無法確定運算符的定義」+「」。 以下代碼沒有簽名&無符號的加減和移位操作。它沒有像OR，XOR等其他操作，我沒有顯示，因爲它們沒有任何問題。 謝謝。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity ALU16 is port (

vhdl addition signed rtl alu 2014-03-03

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verilog沒有看到我的功能

module fa(a,b,cin,cout,sum); input a; input b; wire bxor; input cin; output cout; output sum; assign bxor = b^cin; assign sum = ((a^bxor)^(cin));

module compiler-errors verilog alu 2013-11-26

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使用CUDA/OpenCL爲指定的ALU分配指令/算法？

我是GPU編程的新手。我閱讀了一些解釋基本概念的材料。但是，我想知道是否有可能將一組指令或整個算法/二進制文件分配給特定的ALU，這樣我就可以確定這些指令僅由該ALU執行（因此，繞過自動處理並行化的系統）？ 我必須在GPU上對各個ALU「進行基準測試」，瞭解它們之間的潛在計算延遲。因此，我想爲幾個特定的​​ALU分配一組（類似的）指令，測量執行這組指令所需的時間，並比較結果（如果有任何差異）。 一

cuda opencl race-condition alu 2013-10-16

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如何處理通過使用1位ALU創建4位ALU在VHDL

我必須創建一個1位ALU，然後用它來創建一個4位ALU。但是，在處理執行過程中，我遇到了很多問題。 4位ALU只能有2個選擇行並進位使用進位以產生8種不同的情況。 4位ALU只能有2個選擇行並進入。我的問題是如何正確處理進行輸入到其他ALU。 例如，如果我必須添加「0011」和「0011」您會注意到，分配給第一個從4位WORD添加第一位的第一個ALU將產生1進位。但是，功能表中的另一個ALU將從加

vhdl alu 2014-01-26

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n位Bitslice ALU包含/ IF生成VHDL

我設計一個n位bitslice ALU與生成和我寫了這個代碼： library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; ENTITY ALU IS GENERIC (n : integer := 8); PORT (A,B : IN std_logic_vector(n-1 DOWNTO

if-statement for-loop vhdl alu 2013-10-24

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