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    VHDL 32位ALU代碼

    我需要創建一個32位ALU，帶有alu函數，以及加法器/ Sub，移位器和比較器。當alu函數爲0001時，當alu函數爲0010時，它轉到加法器 ，當alu函數爲1001時，它轉到子 ，當alu函數爲1010時，它進入邏輯移位器左邊的a-a位， 去邏輯移位器右邊的位等等。 我已經有32位加法器/子和32位移位器代碼。 包c31L_pack是 library ieee; use ieee.std
    vhdl alu 2016-03-09

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    簡單的Verilog ALU實現，無輸出

    我是verilog的新手。我正在使用Xilinx IDE。我的ALU模塊如下： module ALU(in1,in2,operation,clk,out ); input [15:0] in1; input [15:0] in2; input [3:0] operation; input clk; output[15:0] out; reg
    output verilog simulation alu 2016-04-29

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    'sra'在VHDL中不工作

    我正在製作一個接收32位輸入和7位控制輸入的組件。這是什麼成分做的是，它着眼於S的最後2位和 S = 00，但它留下了INP S = 01邏輯移位，它邏輯右移上INP S = 10，但它確實算術右移在InP上 S = 11，但它確實在InP上向右旋轉 中位移的量/數由S的前5位例如決定如果S=0001001 ，那麼輸入必須邏輯移位d右2個地方。以下是我的代碼。 發現經營者「SRA」的「0」的定義，
    vhdl alu 2016-03-15

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    CPU中的ALU操作是什麼？

    除了像alu這樣的常見操作（add，substract，multiplier，和or，xor，not）還有其他什麼操作，或者我在哪裏可以得到一個包含所有cpu操作的列表？
    cpu operation alu 2015-04-03

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    8位至16位ALU轉換

    我目前正在學習電氣工程學位，並設計了一個4位ALU作爲任務的一部分。 我被問及如何輕鬆將其轉換爲8位ALU。我現在的答案是，我將把所有模塊（add，sub，bux或xor LS，RS等）更改爲8位模塊以及ALU模塊中FPGA板的開關編號。 這是最簡單的方法，還是我能夠設計ALU來調用每個4位門或兩次添加4位模塊的不同名稱？ 我覺得好像我已經用盡了我的教科書和網絡，這是令人沮喪的信息必須在那裏！ 我
    vhdl alu quartus 2016-03-17

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    內存層次 - 爲什麼寄存器很貴？

    我的理解是： 更快訪問時間>更昂貴 較慢訪問時間>少昂貴 我也明白，寄存器的層次結構的頂部，並有最快的訪問時間。我有一個很難研究的是爲什麼它是如此昂貴？據我所知，寄存器實際上是直接構建在ALU中的電路。如果它們真的被內置到CPU（特別是ALU）中，究竟是什麼使它成爲最昂貴的？ 是它的大小（當然是最小的寄存器）？
    memory cpu hierarchy cpu-registers alu 2014-09-26

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    如何在ALU中實現Verilog中的立即添加？

    我正在使用MIPS處理器的32位ALU。 我讀過Pong Chu關於verilog和其他文章的書，但是我還沒有真正遇到過具體的答案，我究竟該如何實現一個直接添加verilog？ 例如與彙編代碼： 阿迪Y，A，立即 添加是爲y =一樣簡單A + B 但如何解讀的立即操作數？
    mips verilog xilinx operand alu 2015-02-24

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    32位ALU的Verilog設計

    你能幫我們做一個32位ALU並解釋一些事情嗎？ 想做的事： 0 bitwise AND: out = inA & inB. 1 bitwise OR: out = inA | inB. 2 addition: out = inA + inB. 6 subtraction: out = inA – inB //2's complement 7 Set On Less Than: out =
    verilog alu 2015-11-04

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    變化VHDL測試平臺和32位，ALU時鐘到一個沒有

    我寫了這個VHDL程序VOR的ALU和它的測試平臺是工作： ALU代碼： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity ALU_CLK is port( Clk : in std_logic; --clock signal InRegA,InRegB : in signe
    vhdl xilinx mips32 alu xilinx-ise 2014-10-08

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    具有溢出，符號和零標記的Verilog 32位ALU

    我有一個任務要求創建一個模塊，如標題中所述。我需要添加，減去AND和XOR兩個輸入並設置必要的標誌。這個任務並不是100％清晰的，但我假設溢出標誌會使其他一切無效，所以我不需要擔心任何超過32位結果的內容。我的問題伴隨着零和溢出標誌，無論我嘗試什麼，它都不會被設置。我已經將我在網上找到的一些方法放在一起，但我不確定這些方法是錯誤的還是我編寫錯誤。一切都編譯和運行，但我的旗幟從來沒有設置，不管我使用
    overflow verilog sign alu 2016-03-02
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