如何在ISim 12.3上模擬此vhdl代碼?我知道它的工作原理,因爲我下載到FPGA,但我看不到一個好的模擬。 非常感謝,如果它太基本了,但我對此很新。 library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use work.packageFlipFlop.all;
use work.packageUtilities.all;
entity contad
我使用D觸發器模擬4位環形計數器。 D觸發器在單獨的文件中,包含在我的工作區中。 D觸發器工作正常(給出正確的輸出波形)。 這是環形計數器的代碼: library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ring4counter is
port (
clk: s
紅寶石(和Perl)具有觸發器的概念: file = File.open("ordinal")
while file.gets
print if ($_ =~ /third/) .. ($_ =~ /fifth/)
end
其中給予序的列表,如 first
second
third
fourth
fifth
sixth
,當它達到了「第三」將開始打印和停止時它達