fsm

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    是否可以編寫自解釋的FSM或下推自動機？

    我很抱歉這個新手問題，但我需要一個快速的答案告訴朋友，如果這是可能的。
    turing-complete fsm pushdown-automaton self-interpreter 2011-03-05

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    Moore機器的狀態圖和轉換表

    我已經繪製了一個mealey機器，該電路具有兩種狀態，但是我無法繪製Moore機器狀態圖，我不明白如何執行此操作。 的電路如下： 的電路是一個摩爾機與一個二進制輸入X和一個二進制輸出Y.。輸出Y 取決於兩個最近兩個時鐘脈衝採樣的X值。 Y應總是 是這兩個輸入值的XOR組合的結果。 所以，基本上，如果狀態是1並且輸入是1，它就會變爲0.如果它是0並且它是1，那麼它將變爲1.只要它是1就會變爲1與其狀
    boolean-logic finite-automata fsm state-diagram 2011-04-30

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    用Java設計高性能狀態機

    我正在開始編寫Java庫來實現高性能有限狀態機。 我知道這裏有很多庫，但我想從頭開始編寫自己的庫，因爲幾乎所有的庫都構造了自動優化，以便一次只處理一個庫。 我想知道SO社區中涉足狀態機設計的人員在實現像這些高性能庫時最重要/最好的設計原則。 思考 生成的自動機通常不龐大。 （〜100-500州）。 雖然實施應該能夠規模。 執行應該啓用快速轉換（最小化，確定等）。 希望實現DFA，NFA，GNFA，
    java performance design fsm 2011-03-12

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    在VHDL

    編碼狀態機我在找到創造VHDL一個系統，它接收通過一個FTDI USB到串行設備後濾波的圖像。作爲其中的一部分，我相信我已經確定了我的CPLD應該處於的狀態，但是我從來沒有用VHDL創建複雜的狀態機，所以我在質疑我的方法是否正確。目前，我的狀態機的基本輪廓是這樣的： begin process(clk, reset, USB_RXFN, USB_TXEN) begin
    vhdl fsm 2011-05-11

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    馬爾可夫鏈是一個有限狀態機嗎？

    是一個有限狀態機只是一個馬爾可夫鏈的實現？兩者有什麼區別？
    math statistics finite-state-machine fsm markov-chains 2011-02-02

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    以VHDL實現FSM

    想知道我是否以VHDL實現了一個有限狀態機，而不管我是否需要說明哪些輸出處於各種可能狀態下的全部？即使我知道某些產出不會從一種狀態變爲另一種狀態，我知道各州的順序也會是同一順序嗎？ 例如，在這個（強制）例如： entity test is port ( clk : in std_logic; a : in std_logic; b: out std_lo
    vhdl fsm 2011-05-14

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    在數字電子設備中實現摩爾自動機

    在維基百科有關摩爾自動機的文章中有人說，鍾控數字電路是摩爾自動機的一種形式。 http://en.wikipedia.org/wiki/Moore_machine#Mechanism 怎麼樣的其他方式。如何在數字電子中實現任意摩爾自動機，是否有任何規則來構建電路。或者這從來沒有完成？只是想知道...
    fsm 2011-03-26

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    Qt4 FSM：是否可以從QState獲得轉換？

    我缺少QState API中的轉換列表。 :-( 從QAbstractTransition中可以得到啓動狀態和目標狀態，我想知道爲什麼不可能獲得從一個狀態到另一個狀態的轉換列表 - 狀態內部總是知道它的轉換。 獲得從狀態轉換列表將給逆向工程的Qt4的FSM例如使用graphviz的可能性 PS：？難道QState對象的過渡孩子們，他們可以安全通過兒童名單獲得 問候。
    qt4 fsm 2010-12-22

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    用於創建視覺狀態機的GUI

    我想創建一個允許用戶創建視覺狀態機的應用程序GUI。該界面與Microsoft的Visio產品類似，其中用戶添加塊或圓圈（狀態），然後用箭頭線連接狀態，用箭頭表示狀態或事件的變化。在後端，我希望GUI創建一個SCXML文件來描述重要的連接。 參見：SCXML在維基百科 這裏有一些其他要求： 跨平臺（Linux/Windows的/ MAC OSX） 開源 用戶友好 的Qt實施 - （首選，不要求）
    qt user-interface visio fsm 2011-02-11

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    用Verilog FSM狀態變化

    我已經看到了按照用於在Verilog中的模塊狀態的變化： state <= 2'b10; state <= #1 IDLE; 爲什麼< =使用的並不僅僅是=？使用＃1的目的是什麼？這有什麼不同嗎？ 下面是FSM的一些Verilog代碼，顯示了正在使用的第一個Verilog代碼。如果它被替換爲第二個，它的工作原理是否相同？ module fsm(clk, rst, inp, outp);
    verilog state-machines fsm finite-state-machine 2011-04-16
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