所以，我創建了VHDL中組件的分層設計。目前的頂級實體如下。 library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
--This component takes 2 numbers written in scientific notation and returns the same numbers wit
我難以理解這個代碼的影響： 我的組件： library IEEE;
use IEEE.std_logic_1164.all;
entity problem is
port(
clk : in std_logic;
a : in std_logic);
end problem;
architecture impl of problem is
sign
我正在嘗試使用ufixed數據類型並將2個固定值加在一起，我已經計算出我應該有足夠的位來存儲結果並且輸出應該能夠被存儲在信號中，但是當我嘗試執行它時，我得到了一個綁定檢查失敗。有人能告訴我爲什麼我得到這個？ 代碼的重要部分是： -- definition of parameters used in the failing calculation
input : in ufixed(0 down
我是新來的ghdl模擬器，並在windows上使用ghdl。我在我的電腦上安裝了ghdl（ghdl-0.33-win32），並試用了簡單的加法器代碼，它工作正常。我目前需要模擬一些使用David Bishop的固定和浮點軟件包的數學方程。當我包括圖書館我和編譯提示錯誤： "fixed_pkg" not found in library "ieee" ，或者如果我複製fixed_pkg_c文件到我的
在vhdl中返回無約束向量的最佳方式是什麼？ function func(selector : natural) return std_logic_vector is
begin
case selector is
when 3 => return std_logic_vector("11");
when 4 => return std_logic_vector(
當測試簡單的計數器實現時，GHDL仿真不會退出仿真。我的意圖是使用由主進程更改的共享變量來停止兩個併發進程。但主要過程並未停止時鐘進程。 我的計數器實現： entity dff is
port(
direction, reset, clk, load : in std_logic;
din : in std_logic_vector(3 downto 0);
dout