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當使用GHDL模擬器模擬測試臺時，「組件實例」uut「未被綁定」

我在使用GHDL（http://ghdl.readthedocs.io/en/latest/）模擬我的VHDL設計時遇到問題。所以，當我使用命令ghdl -e Averager_tb編譯與GHDL試驗檯我得到警告： Averager_tb.VHD:33:3:warning: component instance "uut" is not bound Averager_tb.VHD:11:14:w

vhdl fpga hdl ghdl 2016-07-21

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實際必須是一個靜態名稱 - 在portmap中的索引向量

我在想這個錯誤是GHDL不支持VHDL 2008的結果。錯誤發生在第27/28行，當ff0 D被分配了矢量din的值。從端口映射中索引矢量的正確方法是什麼？ 我創建了count_temp嘗試繞過錯誤，但它沒有幫助，我寧願沒有額外的變量。謝謝。 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all;

vhdl ghdl 2016-08-09

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爲VHDL設計運行多個測試平臺

每當我創建一個VHDL設計時，我都傾向於有很多模塊。然後將這些模塊中的每一個連接到一個主文件，因此一切都合成。但是我想爲這些模塊編寫單獨的測試臺，併爲全球過程編寫一個測試臺。如果我可以做一些將所有這些測試平臺連接在一起並使它們連續運行，以便在一次運行中測試我的整個設計，那將是非常好的。我怎麼能這樣做？我喜歡使用GHDL並聲明。是否有可能創建一個超級測試臺？或者一個迭代它們的shell腳本會更好？

unit-testing vhdl verification ghdl test-bench 2016-01-23

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VHDL時鐘測試臺

我想運行一個代碼，我已經在網上找到，但它不知何故測試臺無法在GHDL上運行預期的輸出。 結構代碼 庫IEEE; 使用IEEE.STD_LOGIC_1164.ALL; entity clk200Hz is Port ( clk_in : in STD_LOGIC; reset : in STD_LOGIC; clk_out: out STD_LOGIC

vhdl ghdl 2015-05-24

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ghdl不會產生二進制文件（windows）

我使用ghdl作爲我的研究，因爲幾個月。 現在我不得不使用windows並試圖在那裏使用ghdl和gtkwave。 我的問題是：我已經安裝ghdl後，我試圖編譯一些代碼。與： ghdl -a aa.vhdl ghdl -a bb.vhdl ... ghdl -e test 同樣我在linux中使用。 ，但它不會產生螞蟻輸出除了work-obj93.cf 的，如果我有 ghdl -d

windows windows-7 compilation vhdl ghdl 2013-05-13

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信號下降到未定義，而所有相關的信號被定義

我正在寫一個進程，必須尋找每一個傳入位，跟蹤接收或不接收的總數是1，並且，當時間到了必須比較該值爲參考值。該過程如下： parity_tester : process(clk, sub_rst, barrel_data_in, barrel_enable, parity_test, parity_ref) variable last_known_enable : boolean :=

vhdl flip-flop ghdl gtkwave 2016-03-23

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爲什麼GHDL和/或VHDL-2002對循環範圍限制很大？

我這裏一些有效的VHDL代碼，其可與 GHDL 0.31（--std沒有被設置） ISE 14.7被編譯（XST和的iSim; STD = 200X） Vivado（如果選擇合成器和XSIM） Altera的Quatus II 13.1和最後但並非最不重要 QuestaSim 10.0D GHDL深諳此代碼「 - std'未設置。當我將'--std'設置爲VHDL-2002時，我在for循環的範圍

vhdl xilinx ghdl 2014-09-30

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ghdl浮點異常8

我正在嘗試使用32位地址對字節通道寫入使能進行編碼。但是，當我嘗試訪問（讀取或寫入）大於x1F的地址時，使用GHDL編譯時會出現「浮點異常8」。下面是一些代碼片段： entity data_mem is port(addr : in std_logic_vector(31 downto 0); enable : in std_logic; rd : in std_logic

vhdl floating-point-exceptions ghdl 2013-02-19

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如何重新編譯GHDL源代碼

請給我一些如何在源代碼中編輯特定文件後重新編譯GHDL源代碼的步驟？ 在此先感謝。 問候 Raghu

vhdl ghdl 2012-04-30

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GHDL掛起運行測試臺

當在VHDL中測試一個簡單的生命實現遊戲時，在打印出「測試結束」消息後，空的測試臺的GHDL模擬會以100％的CPU使用率掛起。 下面是代碼： ----- Package ------------------------------ library ieee; use ieee.std_logic_1164.all; package data_types is type arra

vhdl fpga ghdl 2013-07-25

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