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例如，如何充分利用retiming和/或c-slow來充分利用給定的管道。爲fpga實現優化管道吞吐量的最佳實踐是什麼？
隨着重定時，一些模塊通過將移位寄存器上的輸入得到更好的結果（前向寄存器平衡），而其他模塊與輸出（向後寄存器平衡）移位寄存器做得更好。
現在我使用下面的方法：
- 代碼HDL（以Verilog）
- 創建時序約束爲 特定模塊
- 合成，地圖，放置&路線（使用 ISE 13.1 ）
- 看帖子的地方&路由計時 爲模塊改進，並在 的最大數量o f邏輯電平。
- 拿這個數字邏輯電平，並 讓一個受過教育的猜測觸發器數量 插入。
- 插入觸發器，使能寄存器 平衡，希望最好
因爲它的立場，這種方法被擊中&錯過。有時它會得到相當不錯的結果，有時候會是廢話。那麼，提高重新定時成功率的好方法是什麼？
有什麼工具可以幫助嗎？此外，鏈接，論文和書籍的建議將不勝感激。