用Verilog調整模塊的工作頻率

Question

我正在創建一個相當複雜的模塊，它涉及2個模塊的時序分析，每個模塊都有自己的算法，但需要輸入2個有符號數作爲輸入並輸出一個有符號數。

我正在爲使用Xilinx作爲我的綜合工具的Verilog中的FPGA設計此模塊。現在我明白賽靈思通常會給出任何模塊的最壞情況時序分析。這意味着如果我有一個從輸入到輸出（包括佈線時間）的皮秒數爲250皮秒的範圍，如果甚至有一組輸入需要400皮秒，那麼Xilinx顯示的時序分析將爲400皮秒。

我的目標是找到：

1）如果模塊1比2單元的任何一組數字的速度更快。

1）的數字的範圍爲哪些模塊1比模塊2.

唯一邏輯方法我可以想到的是，通過增加模塊的操作頻率快。那就是強制兩個模塊在說300皮秒而不是400皮秒之後輸出它們的輸出。

顯然，如果我提高工作頻率，測試平臺中的一些輸入會給出錯誤的輸出。我的假設是，開始給出錯誤答案的模塊具有算法。

所以我的疑惑是：

1）是否有可能增加利用Xilinx以Verilog一個模塊的操作頻率（一些設置，我必須在合成或分析過程中執行）。如果沒有，是否有更好的工具可以做我的時序分析？

2）這種方法是否可行？使用Cadence進行門級綜合的缺點是，無論如何，我可以使用Verilog找出每個門的每組有符號數的實際時延分析。

Answer 1

假設賽靈思始終報告關於時鐘速率的整個設計的最壞情況時序，不要把綜合結果看作非常準確 - 一旦您發現它們可能會相差很多已經放置並佈線了設計。

我想你可以採用後Verilog網表，並使用不同的模擬時鐘速度與各種輸入進行模擬 - 如果存在某些輸入未使用的慢路徑，則應該能夠運行模擬這些輸入的時鐘速度更快。

聽起來像一個非常耗時的任務，我不確定這是什麼意思。我來自哪裏（汽車）「最糟糕的情況」是我們能夠以任何級別的信心看待的唯一數字！