如何從VHDL內部架構寫入兩個輸出端口？

Question

嘗試將組件連接到VHDL中父層次結構的兩個輸出端口時遇到問題。由於物理連接只能通過「端口映射」語句完成，因此無法將本地信號連接到多個輸出端口。下面是一個例子：

上述電路的描述應不便。像這樣：

entity HIER is 
port (
    IN1 : in bit; 
    OUT1, OUT2 : out bit); 
end hier; 

architecture HIER_IMPL of HIER is 
    component BUF is 
     port (a : in bit; o : out bit); 
    end component; 
begin 
    BUF1 : BUF port map (a => IN1, o => OUT1, o => OUT2); 
end HIER_IMPL; 

然而，輸出端口「O」既OUT1和它在VHDL禁止OUT2將無法正常工作的雙重分配。

Answer 1

是否有一個原因，你不能創建一個內部信號，並使用該信號來驅動這樣的兩個輸出端口？

entity HIER is 
port (
    IN1 : in bit; 
    OUT1, OUT2 : out bit); 
end hier; 

architecture HIER_IMPL of HIER is 
    signal temp : bit; 
    component BUF is 
     port (a : in bit; o : out bit); 
    end component; 
begin 
    BUF1 : BUF port map (a => IN1, o => temp); 
    OUT1 <= temp; 
    OUT2 <= temp; 

end HIER_IMPL; 

如果這是不可能的，那麼這個怎麼樣？

entity HIER is 
port (
    IN1 : in bit; 
    OUT1, OUT2 : out bit); 
end hier; 

architecture HIER_IMPL of HIER is 
    component BUF is 
     port (a : in bit; o : out bit); 
    end component; 
begin 
    BUF1 : BUF port map (a => IN1, o => OUT1); 
    BUF2 : BUF port map (a => IN1, o => OUT2); 
end HIER_IMPL;