將VHDL轉換爲Verilog：將總線連接到組件輸入的實例特定網絡

我正在將VHDL代碼翻譯成Verilog。有人知道主持翻譯這一個嗎？將VHDL轉換爲Verilog：將總線連接到組件輸入的實例特定網絡

VHDL代碼：

U1 : CORRECTION 
    port map(
     CONFIG => CONFIG, 
     MAC(0) => MAC(0), 
     MAC(1) => MAC(1), 
     MODD => MODD,

這個我試過用Verilog但是...

CORRECTION U1 (
     .CONFIG (CONFIG), 
     .PWM (PWM), 
     .MAC (MAC), 
//  .MAC[0] (MAC[0]), 
//  .MAC[1] (MAC[1]), 
     .MODD (MODD),

2015-10-11 ki bitin

從我認爲你試圖做的事情看，它看起來是正確的。你遇到什麼問題（編譯器錯誤/模擬錯誤）？ – Unn

我想要做的就是評論。我想將總線的一部分連接到組件輸入（即，頂層總線是8位，分量輸入是3位）。 –

沒有辦法像這樣連接到總線的一部分（即，'MAC'看起來像'input [1：0] MAC''，你不能連接到只有一個'MAC'，你只能連接到所有「MAC」或不是）。然而，你可以將一根電線連接到所有的「MAC」，然後分段分配它。 – Unn

批評家正確地指出，你不能連接的Verilog港口中的一部分，但是你可以使用連接到端口的信號串聯。

如果MAC輸入被聲明爲

輸入[1：0] MAC，

可以通過使用

.MAC（MAC連接到它在該實例[1：0] ），

或

.MAC（{MAC [1]，MAC [0]}），

whic如果頂級MAC信號大於2，那麼h將工作。

2015-11-03 21:02:46 Guy

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