我必須在頂部(測試臺)中生成多個時鐘。 模擬都運行正常,直到我添加以下代碼: initial begin
tb_pcie_clk_q0p = 1'b0;
forever begin
#5ns; //100MHz (half cycle)
tb_pcie_clk_q0p = ~tb_pcie_clk_q0p;
end
end
我是VHDL的新手。我目前正在開發一個FSM,我希望我的狀態機只有在我的輸入發生變化時才改變狀態。我應該在下面的代碼中做出什麼改變? entity fsm is
Port (clk : in STD_LOGIC;
reset : in STD_LOGIC;
x_in : in STD_LOGIC; -- input Bitstream